Компанія Taiwan Semiconductor Manufacturing Company (TSMC) спільно з Національним університетом Ян-Мін Цзяо Тун (NYCU) в Тайбеї, Тайвань, досягли ключового прориву в розробці транзисторів наступного покоління. TSMC та NYCU продемонстрували, що замість того, щоб фокусуватися на нанесенні нових матеріалів на канал транзистора, кращим підходом є інженерія матеріалу каналу для створення буфера перед додаванням ізолюючого матеріалу, а потім затвора для контролю потоку електронів через транзистор.
TSMC та NYCU демонструють, що нанесення епітаксіального алюмінію на моношаровий канал дисульфіду молібдену (MoS₂) призводить до реалізації затвора з низьким витоком
Більшість сучасних чіпів покладаються на транзистори FinFET (польові транзистори з плавниками) або GaaFET (затвор навколо) для передачі та керування струмом. Ці транзистори є тривимірними структурами. Вони спираються на канал, що виступає вгору, навколо якого обгорнутий затвор. Такий підхід дозволяє збільшити площу контакту між затвором і каналом, покращуючи контроль над потоком струму. У транзисторі канал відповідає за потік струму, тоді як затвор контролює цей потік.
Однак досягнення в технології виробництва чіпів, які дозволяють виробникам, таким як TSMC, зменшувати товщину каналу до 5 нанометрів і скорочувати його довжину для розміщення більшої кількості транзисторів на чіпі, ускладнюють для затворів транзисторів контроль потоку електронів.
Оскільки довжина каналу наближається до 3-5 нанометрів, затвор стає неефективним у контролі потоку електронів. Аналогічно, при товщині каналу менше приблизно 3 нанометрів електрони, що рухаються через канал, контактують із затвором, що збільшує опір.
2 з 9
Для вирішення цих обмежень виробники чіпів досліджували двовимірні моношарові транзистори. Оскільки ці транзистори мають товщину в один молекулярний шар, вони забезпечують кращий контроль затвора та нижчий опір, дозволяючи виробникам чіпів збільшувати щільність транзисторів на чіпі, орієнтуючись на товщину каналу 0.7 нанометра та довжину каналу менше 3 нанометрів.
Однак тонка товщина матеріалу створює власні проблеми. Дослідження цих транзисторів показали, що виготовлення затвора за допомогою традиційних методів нанесення призводило до нерівномірного шару діелектрика затвора над каналом через характеристики моношарового дисульфіду молібдену (MoS₂) як матеріалу каналу транзистора. MoS₂ використовується завдяки своїй природній товщині 0.7 нанометра та здатності підтримувати кращий контроль струму. З іншого боку, транзистори FinFET переважно використовують кремній-германій як матеріал каналу.
Дослідження TSMC та NYCU спрямовані на подолання обмежень нанесення матеріалу затвора на канал. Зокрема, їхні дослідження зосереджені на шарі діелектрика затвора, який запобігає витоку та забезпечує контроль струму. На відміну від попередніх методів, які вивчали нові підходи до нанесення або нові матеріали, ця пара натомість використовує надтонкий шар епітаксіального алюмінію.
Вони розробили поверхню MoS₂, наносячи шар алюмінію, і дозволили йому окислитися, утворюючи оксид алюмінію товщиною 0.42 нанометра. Після формування шару поверх нього було додано високодіелектричний матеріал оксиду гафнію.
Завдяки інженерії поверхні дослідники продемонстрували, що новий підхід забезпечує більш точний контроль потоку та знижений опір у транзисторі MoS₂ на рівні, подібному до товщини діелектричного шару 1 нанометр.
Про автора: Раміш — досвідчений автор та редактор у сфері технологій з більш ніж десятирічним досвідом. Він спеціалізується на виробництві напівпровідників та аналізі ринку. Маючи освіту в галузі фінансів та управління ланцюгами поставок (ступінь бакалавра фінансів та мікроступінь у сфері управління ланцюгами поставок від MIT), Раміш поєднує фінансову ретельність із глибоким галузевим розумінням, щоб надавати точне та авторитетне висвітлення.
Слідкуйте за Wccftech на Google, щоб отримувати більше новин у стрічці.
Додатково до читання
TSMC наближається до нового етапу процесу 2 нм до кінця 2026 року зі 100 000 пластин на місяць; NVIDIA, AMD та інші стимулюють прискорення виробництва
Омар Сохаїл
TSMC визнає, що упаковка EMIB від Intel є потужним конкурентом, починає будівництво «квазі-EMIB», оскільки CoWoS залишається перевантаженим до 2026 року
Рохаїл Салім
Впровадження ШІ компанією TSMC сприяє прогресу 1.4 нм, зменшуючи ризики будівництва та високотемпературні небезпеки, оскільки компанія ставить амбітну ціль виробництва на середину 2028 року
Омар Сохаїл
Intel долає стіну інкапсуляції, що блокує надвеликі чіпи, просуваючи передову упаковку до 24x розміру ретікула і далі
Хассан Муджтаба
За матеріалами: wccftech.com